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006夏宇聞教授視頻之FPGA設計中verilog中行為級和RTL級(至芯科技FPGA培訓視頻教程)

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1#
CPLD 發表于 2011-6-10 05:23:28 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
本帖最后由 fpgaw 于 2014-4-6 12:08 編輯

夏宇聞教授視頻之FPGA設計中verilog中行為級和RTL級(至芯科技FPGA培訓視頻教程)

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2#
天邊 發表于 2011-7-24 03:22:42 | 只看該作者
基礎重要啊
3#
easydesigner 發表于 2011-11-5 11:18:53 | 只看該作者
基礎重要啊
4#
ok1246 發表于 2011-11-5 11:31:35 | 只看該作者
看內容。。。
5#
tz706653669 發表于 2011-11-5 14:15:39 | 只看該作者
這個能看嗎?
6#
lbxxgn 發表于 2011-11-27 22:20:27 | 只看該作者
???
7#
君臨天下 發表于 2011-11-30 22:44:45 | 只看該作者
看看了,哈哈
8#
lixuanya 發表于 2011-12-17 15:00:16 | 只看該作者
贊一個啊!
9#
BboyAnson 發表于 2012-3-6 21:12:10 | 只看該作者
回復 1# CPLD


    gxbxb
10#
jeffrey_52 發表于 2012-3-13 17:58:50 | 只看該作者
頂一個,看吧
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